在研究通用的静态随机访问存储器（SRAM）的基础上，研究低成本高安全性SRAM的结构以提高SRAM的抗攻击性能，同时，仍然保留SRAM低功耗高带宽的优点。本课题的目标是针对高安全性SRAM的可信设计和抗攻击机制研究，重点是从电路设计上彻底解决通用SRAM 在掉电情况下的信息残留问题，达到从物理层面上防止SRAM存储的机密信息被攻击的目的。为此，本课题基于90nm标准 CMOS混合信号工艺技术，提出了两种可以彻底解决SRAM信息残留问题的设计方法- - 消除6-管SRAM锁存单元中的数据电荷的方法和清零或改写SRAM存储信息的方法。这两种设计方案具有电路拓扑结构简单、易于与SRAM集成的优点。本课题的研究成果可以为安全SRAM的设计和实现提供理论基础，将对金融、国防和军事等领域的信息安全产生积极而重要的影响。
本课题主要的创新之处体现在以下三个方面：
1) 在 6 管 SRAM 存储单元中用低阈值器件或者本征器件来设计一个可以消除 SRAM信息残留的“清零开关”。在正常工作情况下，它可以很好的断开，不影响 SRAM的读写操作；在掉电的情况下，它是一个闭合的低阻开关，可将 SRAM 单元中的数据电荷“中和”掉。这种防攻击设计技术属国内外首创，它具有电路拓扑结构简单、易于集成和对 SRAM 集成密度的影响甚微等优点。
2) 将安全 SRAM 微控制器的防攻击设计技术的系统思想应用到安全 SRAM 的电路设计中，使 SRAM 信息不可被攻击。其电路拓扑结构就是在通用的 SRAM 中集成了内建电源模块电路和防攻击检测与控制模块电路。对集成电容和电感进行优化设计，设计高能效的自建电源模块电路是本课题关键创新点之一。
3) 为了充分利用有限的自建电源能量，避免 SRAM 清零过程中的动态功耗，在防攻击控制模块电路中添加了二选一电路。当 SRAM 掉电时，二选一电路把 SRAM 的清零操作切换到防攻击控制电路来控制，这样就避免了 SRAM 读写控制电路的动态功耗。这也是本课题关键创新点之一。
本项目由国家自然科学基金项目（No. 60973035）“安全静态随机访问存储器（SRAM）的研究与设计”支持。